首款多陣列憶阻器“存算一體”系統問世

　　隨著摩爾定律趨近極限，通過集成電路工藝微縮的方式獲得算力提升越來越難；而計算與存儲在不同電路單元中完成，會造成大量數據搬運功耗增加和額外延遲。如何提高算力，突破技術瓶頸？26日，記者從清華大學獲悉，該校微電子所、未來芯片技術高精尖創新中心錢鶴、吳華強教授團隊，與合作者共同研發出一款基于多個憶阻器陣列的存算一體系統，在處理卷積神經網絡時的能效比圖形處理器芯片高兩個數量級，大幅提升計算設備的算力，且比傳統芯片的功耗降低100倍。相關成果近日發表于《自然》雜志上。

　　如何用計算存儲一體化突破AI算力瓶頸，是近年來國內外的科研熱點。尋找合適的硬件，是提升算力的基礎之一。

　　錢鶴、吳華強教授團隊通過優化材料和器件結構，成功制備出高性能憶阻器陣列。為解決器件非理想特性造成的系統識別準確率下降問題，他們提出一種新型的混合訓練算法，僅需用較少的圖像樣本訓練神經網絡，并通過微調最后一層網絡的部分權重，使存算一體架構在手寫數字集上的識別準確率達到96.19%，與軟件的識別準確率相當。

　　同時，他們提出空間并行的機制，將相同卷積核編程到多組憶阻器陣列中，各組憶阻器陣列可并行處理不同的卷積輸入塊，提高并行度來加速卷積計算。

　　在此基礎上，該團隊搭建了全硬件構成的完整存算一體系統，在系統里集成了多個憶阻器陣列，并在該系統上高效運行了卷積神經網絡算法，成功驗證了圖像識別功能，證明了存算一體架構全硬件實現的可行性。

　　“基于憶阻器的新型存算一體架構，可以打破算力瓶頸，滿足人工智能等復雜任務對計算硬件的高需求。”清華大學未來芯片技術高精尖創新中心教授吳華強說。